电路设计图（电路设计图怎么画）

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装修水电设计费多少钱？

一般装修设计费多少钱？如果设计的是精装(100-140平米)，一般需要6000-8000元。。。

如果是精装设计，装修需要制作效果图，费用在7500-8000元；不做效果图，只做装修方案和说明，水电线路示意图用的。收费6000-6500元。

如果是普通简单的类型，一般会在4000-5000元；如果大一点，豪华一点，收费会多一点，大概一万元左右。

(装修设计费如果按平方算，在55-60元左右)。

总结数字电路设计的一般方法

我来自西北工业大学计算机学院微电子研究所。现在是微电子学院大一学生。我的专业是数字集成电路设计。上学期研究生掌握了数字集成电路后端综合设计方法。这份学术素养课程报告主要探讨了后端实现过程中的方法、经验和相关感悟。一般来说，软件工程师和硬件工程师的需求量是10:1，也就是说硬件工程师的需求量远远小于软件工程师。硬件工程师分为模拟和数字。模拟集成电路设计主要包括ADC、DAC、PLL等。而数字集成电路的设计更倾向于实现特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。事实上，在这个阶段，数字集成电路的设计方法与使用EDA工具进行软件开发非常相似。数字集成电路的典型开发一般包括以下步骤:1 .根据需求，自上而下设计电路模块，明确数字系统需要实现什么功能，再细分为功能模块。这时候的设计形式一般是框图，用visio或者其他绘图软件实现。这个环节虽然松散，但是很重要，因为在根据需求设计大模块和指标的时候，一定要结合实际情况，否则后期会经过无限的返工，甚至达不到预定的指标。一般由德高望重、经验丰富的工程师进行整体设计。2.定义好每个模块之后，接下来就是实现每个模块的功能。由于硬件描述语言的存在，我们可以很容易地通过硬件描述语言“写出”模块的实现方法。在这个实验中，我使用了Verilog HDL。特定代码的复杂性与模块的复杂性相关。在这个实验中，我采用了“八位格雷码计数器”的电路设计。3.在完成“八位格雷码计数器”的Verilog代码后，需要对设计进行“预模拟”。所谓预仿真，主要是验证代码描述是否正确，计划的功能是否真正实现。Modelsim软件一般用于仿真。如果模拟成功，将进入下一阶段。如果不成功，它将需要返回修改后的代码。4.预仿真成功后，可以得到功能正确的Verilog设计代码。此时可以将代码下载到FPGA板上进行验证(JTAG Quartus)，证明设计是正确的。对于一些集成度要求不高，时间非常紧的数字电路设计项目，可以直接用FPGA实现芯片功能。显然，FPGA这种通用器件无法满足ASIC高集成度、低功耗、高专用性的设计要求，只能用于相对简单粗糙的设计。5.接下来，进入后端流程。这时候就需要专门的服务器和昂贵的EDA工具。这也是硬件设计难以入门的原因之一。如果一个没有接触过软件编程的有志青年立志做软件工程，一般一台电脑一本书就够了，最多买个正版编译器(VS，Eclipse，DW等。)，但对于硬件电路设计，一台电脑一本书最多能画PCB。要做核心部分，必须使用强大的服务器和昂贵的EDA工具，因为普通PC无法承担“后端集成”的工作需求。而且linux下大量复杂的操作会让人望而却步。6.后端平台准备好之后，就可以把“八位格雷码计数器”放入平台了。这时候需要马上考虑的问题就是用什么组件库，用什么流程。因为同一个与非门，不同的元件库有不同的实现细节，MOS管的细节可能差别很大。另外，一定要考虑流程。这些过程的文件来自相关制造商(TSMC、CSMS等)。).).这也是个人做不了后端的原因之一——因为你几乎不可能亲自和TSMC讨论工艺库文档。毕竟作为一个没有经验、没有钱、没有技术的新手，你不可能放心地和一个几万人、几亿资金的工艺厂签约。仔细筛选后(很多情况下没得选)，确定你要用的流程。在这个实验中，我使用了我的先进实验室和TSMC 0.18um技术改进的组件库，EDA工具是Cadence IC 614。7.经过一系列配置，“八位格雷码计数器”已经成为一个庞大的工程文件。我建议使用TCL脚本文件进行配置。那么可以执行RTL级合成。所谓的RTL级合成实际上是指将Verilog代码“改写”成合成工具(我用的是Encounter)可以识别的Verilog代码。一般来说，这类似于把“文言文”翻译成“白话文”，用C语言翻译成“编译”，也就是把一种高级语言翻译成汇编代码。当然，理论上你可以直接写RTL级别的代码，但是这和直接写汇编语言一样复杂。8.RTL级合成完成后，将RTL Verilog导入到Encounter中进行真正的后端合成。导入RTL码后，还需要解释标准单元库的LEF文件，定义电源和地的线名。这时候就需要一个MMMC config配置了，流程比较复杂，主要是配置相关文件和设备状态(TT，ss，FF等。9.完成导入配置，然后是芯片版图设计，也就是版图。布局布线需要设置一些基本参数，比如芯片的长宽(面积)，预留给管脚的空空空间，芯片利用率等。长宽比建议0.2-5，复杂电路利用率0.85，一般电路利用率0.90，简单电路利用率0.95。10.电力计算，电力线路布置的基础，主要是环形和条形。比如数字电路芯片功耗55mW，冗余提高到2倍左右。设计为100mW，电源1.8V，电流60mA左右，即总供电线路为60 U，如果每条线路为10u，则有六条供电线路，每侧一条，中间四条。在遭遇战中有专门的接线配置器。接线后可以先申请再取消重复尝试。11.排列IO引脚。如果IO没有提前导入，可以重新导入(TCL)或自行调整。12.介词，因为Verilog中往往有很多模块，每个模块对应一个布局模块。布局时要注意一些布局原则。布局一般可以通过简单的拖动来完成。“八位格雷码计数器”只有一个模块，所以不需要复杂的布局。13.布局是一个不断修改和改进的过程。放置是先做后做，再做后做。布局之后，需要时钟树综合(CTS)。时钟树综合的目的是在约束时间内将每个信号传输到下一个顺序单元，否则会影响芯片的主频(主频是设计前确定的指标)，然后在Post-CTS中调整不满足时钟约束的部分的布线。14.先布局后布线，即布线。特殊布线，需要先布线，后贴。这些步骤某种程度上是“点击按钮”和“配置参数”，但后端合成必须头脑清晰，知道为什么要点击这些按钮，要配置什么参数。15.经过多次迭代，配置好IO引脚后，就可以填充整个画面，用各种金属层覆盖不用的区域。单个“八位格雷码计数器”由于结构简单而具有较大的未覆盖面积。16.至此，Encounter中的后端综合已经完成，网表可以导出为GDSII格式。为了检查DRC和LVS，有必要将网表转换成原理图格式。17.将后端集成的GDSII文件导入Virtuoso。Virtuoso是一款模拟集成电路设计软件。将GDSII文件导入该软件有两个主要目的。首先，我们可以在Virtuoso中做“后期仿真”，验证概念芯片经过后端综合的一系列流程后，是否能达到设计要求。此时，仿真已经考虑了延迟、电阻和功耗等实际问题。如果模拟有问题，需要返工修改，必要时重新布线。“后仿真”通过后，芯片应接受DRC和LVS的检查。DRC是看是否符合所选工艺的要求，因为在实际情况下，有些理论值是不现实的，比如太细的线做不出来，网格间距短可能导致短路，线与各种金属层之间的电容会影响电路功能。LVS是比较版图和原理图之间的拓扑关系是否不一致。其次，以后设计数模混合芯片时便于混合设计，因为模拟集成电路直接在Virtuoso中实现，最后可以组合起来设计数模混合集成电路。18.检查后，您可以联系工艺供应商进行加工，如TSMC。一般处理需要跟上企业的业务流程。大约一个月后，芯片加工完成，然后进入测试阶段。焊接，测试，验证芯片指标，提出改进方案。至此，一个数字集成电路从概念到实物的全过程已经完成，每一步都值得研究和回味。从24位解码器到复杂的CPU，过程基本相同。经过一个学期的学习，我基本掌握了这个流程。未来我们会更加努力，在这个专业上继续前进，培养核心竞争力。

先装电路还是先装修

有一个电路。

装修是一个系列工程，设计图纸要由专业设计师制作。因为专业的人做专业的事情会更体贴。电路和水路都是提前设计好的，电视也是提前和业主放在房间里的。床头灯在哪里？要提前埋好一系列电路。其实水路电路的预埋安装也是装修的一部分。如果墙壁、地板等。首先没有电路，电线就会丢失。

电路板，怎么看电路的方向？

了解电路板的电路走向需要掌握一些基本的工程知识。比如利用原理图，会画出电路设计的概念流程，便于理解电路走向。

另外，可以打开电路板的CAD设计，检查所有元件的连接方式，从而重新绘制电路和接线图，确定电路走向。

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